从 DDR2 到 LPDDR5：前世今生、标准协议、频率、电压与时序演进

1. 先讲结论

如果只看一条主线，DDR/LPDDR 的演进本质上是在做四件事：

1. 把 I/O 速度越做越高：从 DDR2 常见的 400~800 MT/s，一路走到 DDR5/LPDDR5 的 6400 MT/s 级别，后续修订和厂商实现还会更高。
2. 把核心阵列和外部 I/O 解耦：靠更深的 prefetch、更多 bank/bank group、更多并行度，让 DRAM 内核不用跟着 I/O 一起暴力升频。
3. 把信号完整性问题工程化解决：ODT、fly-by、write leveling、ZQ calibration、DBI、CRC、训练、Vref 校准、WCK、多时钟架构，都是为高速而生。
4. 把功耗一代代压下去：DDR 从 1.8V -> 1.5V -> 1.2V -> 1.1V，LPDDR 从 1.8V class -> 1.2V -> 1.1V/0.6V -> 1.05V/0.5V，移动侧的降压更激进。

一个经常被误解的点是：

“主频更高”并不等于“首字节延迟一定更低”。

很多时候，带宽提升得很快，但 tCL/tRCD/tRP 这种“以周期数表示的时序”也会变大。真正要比较延迟，必须把 timing 从“周期数”换算成“纳秒”。

2. 阅读这类规格书，先统一 6 个概念

2.1 MHz、MT/s、时钟和数据率

• DDR 是 Double Data Rate，一个时钟周期的上升沿和下降沿都传数据。
• 所以外部常写的 3200 MT/s，对应真正的 CK 时钟是 1600 MHz。
• 最简单的换算公式：

tCK(ns) = 2000 / 数据率(MT/s)

例子：

• DDR2-800 的 tCK = 2000 / 800 = 2.5ns
• DDR4-3200 的 tCK = 2000 / 3200 = 0.625ns
• DDR5-6400 的 tCK = 2000 / 6400 = 0.3125ns

2.2 “主频”在 DRAM 场景里更准确该写什么

工程上最好区分：

• CK 频率：物理时钟频率，单位 MHz
• Data Rate：数据率，单位 MT/s

用户常说“主频 3200”，很多时候其实指的是 3200 MT/s，不是 3200 MHz。

2.3 最常见的 timing 是什么

最常见的一组是：

• tCL / CL：读命令发出到首个数据返回的列访问延迟
• tRCD：行激活到列访问之间的延迟
• tRP：预充电时间，关闭当前行并准备下一次激活
• tRAS：一行被激活后至少要保持多久
• tRC：一次完整行周期，通常近似 tRAS + tRP
• tRFC：一次 refresh 占用的时间
• tFAW：四激活窗口，限制短时间内行激活过于密集
• tCCD：列到列间隔
• tWR：写恢复时间
• tWTR：写转读的切换时间

2.4 timing 为什么越到后代，数字反而越大

因为很多 timing 在 SPD/料号里是按“周期数”写的。

举例：

• DDR2-800 CL5 的绝对读延迟是 5 x 2.5ns = 12.5ns
• DDR4-3200 CL22 的绝对读延迟是 22 x 0.625ns = 13.75ns

看起来 CL 从 5 变成了 22，但绝对延迟只是在十几纳秒这个量级变化，并没有按整数倍恶化。

2.5 DDR 和 LPDDR 的 timing 口径不完全一样

PC/服务器 DDR 常被用户用 CL-tRCD-tRP 这组数字感知。

LPDDR 更偏 SoC/封装级设计，规范里更强调：

• RL/WL（Read/Write Latency）
• CK/CA/DQS/WCK 的关系
• 训练流程
• 多个 FSP（Frequency Set Point）
• DVFS 切换时序
• 深度省电状态进入/退出时序

所以 LPDDR 虽然也有类似 tRCD/tRP/tRAS/tRFC 的概念，但“消费者视角的 timing 三元组”远没有 PC DDR 那么显眼。

2.6 规格书里的 timing 分两层看

1. JEDEC 标准层：定义协议、状态机、电气约束、训练方法、时序表、上限和下限。
2. 器件/模组层：在具体密度、位宽、封装、温度、料号下给出支持的 speed bin 和 timing bin。

所以同一代标准，不同厂家、不同容量、不同 rank 的 timing 往往不止一组。

3. 标准谱系：从 DDR2 到 DDR5，以及 LPDDR 支线

下面先把标准谱系列出来。为避免被 JEDEC 的小修订字母干扰，正文默认写“家族标准号”；需要举例时再写修订版。

3.1 传统 DDR 主线

3.2 低功耗 LPDDR 支线

4. 频率是怎么一步步提升的

这一节是全文核心。

DRAM 提速不是“把 DRAM 核心阵列直接超频”这么简单。真正的路径是：

1. 更深 prefetch
2. 更多 bank / bank group 并行
3. 更好的板级拓扑与训练
4. 更低电压、更小摆幅
5. 把数据时钟和命令时钟分离
6. 在协议层允许更细粒度的调度

4.1 DDR2：4n prefetch，把 I/O 先提起来

DDR2 的关键不是“发明双倍速”，那是 DDR1 就有的；DDR2 的关键是：

• 把 prefetch 做到 4n
• 常见数据率推到 400/533/667/800 MT/s
• 后期 JEDEC 修订还覆盖到 1066 MT/s 等级
• I/O 继续跑得比核心阵列更快

可以把它理解成：

内核一次多取 4 个单位的数据，然后在外部接口上更快地吐出去。

这样做的好处是，阵列内部不必线性跟着 I/O 一起升频，功耗和良率还能控制。

4.2 DDR3：8n prefetch，速度翻一档

DDR3 真正把 DDR 带入了“高并发 + 高速信号工程”的时代。

它最关键的几件事：

• prefetch 从 4n 到 8n
• 常见速率从 800 MT/s 起步，一路扩展到 1066/1333/1600/1866/2133 MT/s
• 电压降到 1.5V
• 使用 fly-by 拓扑
• 引入 write leveling
• 更系统地依赖 ZQ calibration

为什么 DDR3 比 DDR2 更容易往上跑？

因为它不仅“取更多”，还“更会训练”了。
当板级走线越来越长、DIMM 上负载越来越复杂时，单纯靠固定裕量已经不够，必须让控制器和 DRAM 在初始化时做校准。

4.3 DDR4：8n prefetch 不变，但并行度和协议调度大幅增强

DDR4 的一个重要认知点是：

它并不是靠继续加深 prefetch 来提速，而是靠更复杂的并行和更复杂的时序约束，把 8n 架构继续榨干。

DDR4 的关键：

• 仍然是 8n prefetch
• 数据率扩展到 1600/1866/2133/2400/2666/2933/3200 MT/s
• 电压降到 1.2V
• 引入 bank group
• 出现 tCCD_L/tCCD_S、tRRD_L/tRRD_S、tWTR_L/tWTR_S 这类“同组/跨组分裂 timing”
• 支持更丰富的训练、CRC、DBI、CA parity、fine granularity refresh 等能力

也就是说，DDR4 之后你不能再拿“一个 tCCD”去理解全部列操作间隔，因为 bank group 拓扑改变了命令相邻性。

这代是频率提升逻辑的一个拐点：

• 不是只看“一个时钟更短”
• 而是看“控制器能否同时把不同 bank group 塞满”

4.4 DDR5：16n prefetch、更多 bank、更多训练，开始把系统层一起改造

DDR5 是一次非常大的架构升级。

最重要的变化：

• prefetch 提到 16n
• JEDEC 首波标准速率就从 4800 MT/s 起，常见 JEDEC 档位继续到 5600/6400 MT/s
• 现行生态里 JEDEC 模组/器件速率还会继续上探
• VDD/VDDQ 进一步降到 1.1V
• DIMM 层引入 双 32-bit 子通道
• 更多 bank / bank group
• on-die ECC
• 更强的训练和 equalization
• 模组侧进入 PMIC 时代

DDR5 提速的核心不是单一技巧，而是同时做了三件事：

1. 把一次预取继续加深到 16n
2. 把并行度继续扩大
3. 把“供电、训练、通道组织”也纳入高速设计

所以 DDR5 看上去“CL 数字很大”，但它买来的不是单点低延迟，而是：

• 更高总带宽
• 更高 bank 并行
• 更高控制器重排空间
• 更适合多核 CPU / GPU / AI 加速器 / 高速 I/O 的系统级吞吐

4.5 LPDDR：移动分支为什么走得和 PC DDR 不一样

LPDDR 的目标从来不是“照抄 DDR 然后降点电压”，而是：

• 面向 点到点连接
• 面向 封装内 / 近芯片布线
• 面向 SoC DVFS
• 面向 待机功耗
• 面向 突发型移动负载

这就是为什么 LPDDR 在很多地方和 PC DDR 的演进逻辑不同：

• 更强调低电压和低摆幅
• 更强调省电状态切换时序
• 更早受益于 PoP/SiP/封装级布线短距离
• 更快引入多通道、WCK、DVS/FSP 这些移动 SoC 友好的能力

4.6 LPDDR2 / LPDDR3：移动端从“够用”走向“高带宽”

LPDDR2 是移动内存真正成体系的一代：

• 电压进入 1.2V 级
• 功耗状态管理非常完整
• 主流上限走到 1066 MT/s 级
• 手机 SoC 的 ISP、视频编解码器、GPU 开始持续吃带宽

LPDDR3 则继续把带宽往上推：

• 仍然以 1.2V 级工作
• 常见数据率进入 1600~1866 MT/s，后续器件资料可见到更高 speed bin
• 更适合多核 CPU + 1080p/2K 图形与视频负载

这两代的价值不在于花哨协议，而在于：

移动系统终于开始把 DRAM 带宽当成主矛盾。

4.7 LPDDR4 / LPDDR4X：移动内存进入“真正高速”阶段

LPDDR4 是移动内存的一次大跨越：

• 典型架构变成 双 x16 通道
• 数据率跨入 3200 MT/s 级，后续到 3733/4266 MT/s
• 核心电压进入 1.1V 级
• LPDDR4X 又把 I/O 电压进一步压到 0.6V

LPDDR4 为什么能提速很大？

原因不是只有一个：

1. 封装和板级互连更短
2. 低摆幅 I/O 更激进
3. 通道更细、更独立，控制器更容易并行调度
4. 训练和 AC timing 体系更完整

移动 SoC 从这一代开始，内存带宽已经直接影响：

• 4K 视频
• 多摄像头 ISP
• GPU tile/texture
• NPU/AI 推理

4.8 LPDDR5：WCK、多时钟、FSP/DVFS、Flexible Bank，移动侧也进入 6400 时代

LPDDR5 的提速逻辑和 DDR5 有相似之处，但移动味更重。

关键变化：

• 标准层进入 5500/6400 MT/s 级
• 常用电压口径来到 1.05V core 与 0.5V class I/O
• 引入 WCK（Write Clock）/ 多时钟架构
• 支持更激进的 Dynamic Voltage/Frequency Scaling
• 引入 Flexible Bank Architecture

为什么 LPDDR5 能从 LPDDR4X 的 4266 继续拉到 6400？

因为它不再只靠“把 CK 再拉高”，而是把时钟体系拆开：

• CK 继续服务命令/地址语义
• WCK 主要服务高速数据传输

这相当于告诉系统：

命令通路和数据通路，不必再被一个单一时钟强行绑死。

这正是高频继续上探的关键之一。

5. 一代代标准到底改了什么

这一节按代际看“协议层变化”。

5.1 DDR2：高速 DDR 的工程基础

DDR2 的关键词：

• 4n prefetch
• SSTL_18
• ODT
• additive latency
• posted CAS
• OCD calibration
• BL4/BL8

它解决的主要问题是：

• 外部总线速率上去了
• 但阵列内部不必同步高速
• 同时开始正视终端匹配和高速信号完整性

如果说 DDR1 还是“高速并行总线的早期阶段”，那 DDR2 已经明显进入“必须工程化管理 SI/PI”的阶段。

5.2 DDR3：进入训练时代

DDR3 的关键词：

• 8n prefetch
• fly-by topology
• write leveling
• ZQ calibration
• reset
• 更严格的初始化和校准流程

DDR3 之后，内存控制器不再只是“按固定表驱动 DRAM”，而是要在初始化时和 DRAM 一起完成校准。

这就是为什么 DDR3 对控制器 PHY 的要求比 DDR2 明显高。

5.3 DDR4：bank group 改变了 timing 的理解方式

DDR4 的关键词：

• bank groups
• POD12
• DBI
• CRC
• CA parity
• per-bank refresh
• fine granularity refresh

它带来的直接后果是：

• timing 不再是一套简单统一值
• 很多命令间隔开始区分“同 bank group”和“不同 bank group”
• 控制器调度质量变得比单一裸频率更重要

所以 DDR4 时代常说：

理论带宽不等于实效带宽，调度器质量和 page-hit 率越来越重要。

5.4 DDR5：把 DIMM 也拉进架构升级

DDR5 的关键词：

• 16n prefetch
• dual 32-bit subchannels
• BL16 / BC8 on-the-fly
• on-die ECC
• 更高 bank 并行度
• 更多训练和信号补偿
• PMIC on DIMM

DDR5 的重要意义在于：

• 它不只是 DRAM 裸片标准升级
• 也是模块组织方式和供电方式的升级

这就是为什么 DDR5 平台切换，主板、PMIC、SPD Hub、控制器 PHY、BIOS 训练流程都会一起变化。

5.5 LPDDR2 / 3 / 4 / 5：移动分支的协议重点

移动分支最重要的协议变化可以概括为：

LPDDR2

• 低功耗状态体系成形
• 面向移动 SoC 的点到点内存接口
• 功耗比 PC DDR 更优先

LPDDR3

• 带宽继续提高
• 面向更强 GPU/ISP/视频链路
• 延续低功耗思路

LPDDR4 / 4X

• 双 x16 独立通道
• 更低电压，尤其是 LPDDR4X 的 I/O 降压
• 更适合高带宽移动多媒体负载

LPDDR5

• WCK / 多时钟
• FSP / DVFS 更成熟
• Flexible Bank Architecture
• 为 5G、AI ISP、多摄、高刷屏、端侧 AI 提供带宽

6. 电压是怎么一代代降下来的

下面给出一个工程上最常用的简化视图。

注意：不同代际会存在多个供电 rail，例如 VDD/VDDQ/VPP，LPDDR 还会分成 VDD1/VDD2/VDDQ 等。这里先给“最常被拿来横向比较的工作电压量级”，后面再补充说明。

为什么要降压？

因为动态功耗近似正比于：

P ~ C x V^2 x f

频率在升，如果电压不降，功耗会失控。

所以几乎每一代 DDR/LPDDR 都是在“更高频率”和“更低电压”同时推进。

这也是为什么后代标准几乎一定要引入：

• 更复杂训练
• 更低摆幅接口
• 更强 ODT / 校准
• 更严格 SI/PI 设计

因为你一边把频率抬高，一边又把电压和噪声裕量压缩，系统自然更难做。

7. 时序怎么一代代变化

这部分最容易被讲糊涂，所以分成三个层次。

7.1 第一层：tCK 一直在缩短

代表值如下：

也就是说，接口节拍越来越短。

7.2 第二层：周期数变大，但绝对 ns 不一定恶化很多

用常见 JEDEC 风格示例来感受：

这里有两个重要结论：

1. CL 数字变大，不等于延迟按同样倍数变差。
2. 后代内存的主要收益越来越偏向带宽和并行度，而不是首字节延迟暴降。

7.3 第三层：真正难的是一串 timing 的联动

单看 CL 没意义，真正影响系统的往往是：

• tRCD + tCL：一次 row miss 的读路径
• tRP + tRCD + tCL：切行后的读路径
• tRFC：刷新打断带来的停顿
• tFAW / tRRD：密集激活限制
• tCCD / tWTR / tWR：列命令切换和读写切换

也就是说，性能真正取决于：

• 是否 page hit
• 控制器如何重排
• bank / bank group 是否并行命中
• refresh 是否被摊平

8. 各代 timing 的典型风格

这里不试图把 JEDEC 全部 speed bin 抄一遍，而是总结每一代 timing 的“风格变化”。

8.1 DDR2 的 timing 风格

DDR2 常见 speed bin 可粗略理解为：

• DDR2-400: CL3
• DDR2-533: CL4
• DDR2-667: CL5
• DDR2-800: CL5/6
• 后期更高速 bin：CL7 左右

特点：

• tCL/tRCD/tRP 周期数不算太大
• tCK 还比较长，所以绝对延迟仍在十几 ns
• tRFC 已经开始随着密度上升变得明显

8.2 DDR3 的 timing 风格

DDR3 常见风格：

• DDR3-1066: CL7/8
• DDR3-1333: CL9
• DDR3-1600: CL9/10/11
• DDR3-1866: CL13 常见
• DDR3-2133: CL14/15 常见

特点：

• 频率明显上升
• 周期数开始明显变大
• 但绝对延迟仍然多在十几 ns
• 控制器训练和布线质量开始强烈影响可用 speed bin

8.3 DDR4 的 timing 风格

DDR4 常见风格：

• DDR4-2133: CL15
• DDR4-2400: CL17
• DDR4-2666: CL19
• DDR4-2933: CL21
• DDR4-3200: CL22

特点：

• CL 越来越大
• 绝对读延迟并没有跟着线性恶化
• bank group 把很多 timing 拆成了 short/long
• 真正能不能跑满带宽，越来越依赖控制器对 bank group 的利用

8.4 DDR5 的 timing 风格

DDR5 常见风格：

• DDR5-4800: CL40 左右常见
• DDR5-5600: CL46 左右常见
• DDR5-6400: CL46~52 常见

特点：

• timing 周期数继续大幅增大
• 首字节延迟不一定比高质量 DDR4 小
• 但总带宽、并发度、子通道并行、突发吞吐都明显更强

8.5 LPDDR 的 timing 风格

LPDDR2/3/4/5 不宜简单用 PC 风格的 CL-tRCD-tRP 去概括。

移动侧更典型的看法是：

• 低功耗状态切换要快
• 多 FSP 切换要稳
• 训练要覆盖 CK/WCK/DQ/CA
• 数据面要尽量高带宽
• SoC 控制器需要在功耗和带宽之间动态折中

所以 LPDDR5 的 timing 重点，往往不是“CL 是多少”，而是：

• WCK 如何打开/关闭
• DVFS 时序如何切
• FSP 间切换如何保证不丢训练裕量
• RL/WL 如何在不同工作点选取

9. 从协议角度看，为什么频率能越来越高

可以把原因拆成 8 条。

9.1 Prefetch 越来越深

• DDR2: 4n
• DDR3: 8n
• DDR4: 8n
• DDR5: 16n

作用：

• 内部阵列时钟不必和 I/O 一样快
• 外部接口带宽可以继续上涨

9.2 Bank 和 bank group 越来越多

作用：

• 在同一时刻维持更多并行事务
• 让控制器通过重排来填满带宽
• 缓解单个 row miss 带来的空洞

9.3 拓扑从“勉强高速”变成“为高速设计”

典型变化：

• DDR3 的 fly-by
• LPDDR 的点到点连接
• 双通道 / 子通道设计

作用：

• 更容易控制走线偏差
• 更容易做训练和校准
• 高速下眼图更可管理

9.4 训练机制越来越重

从 DDR3 开始，训练已经是高速内存必需品。

典型训练包括：

• write leveling
• read gate training
• Vref training
• CA training
• WCK 相关训练

作用：

• 把制造偏差、温漂、板差、封装差异吸收掉

9.5 ODT、ZQ、DBI、CRC、Parity 这些“辅助机制”越来越关键

它们本质上不是为了“让协议更好看”，而是为了在更高速度、更低电压下仍然可用。

9.6 电压下降带来功耗红利，但也逼着接口更精密

降压带来：

• 更低功耗
• 更低热设计压力

但代价是：

• 信号摆幅更小
• 噪声容限更小
• 板级/封装/供电设计更难

所以后代标准一定伴随更复杂的 PHY 和训练。

9.7 LPDDR 把“数据时钟”和“命令时钟”逐步拆开

LPDDR5 的多时钟/WCK 思想非常关键。

作用：

• 不必强迫命令/地址链路和数据链路在同一频率模型下工作
• 数据面可以更激进

9.8 系统层一起升级

到了 DDR5/LPDDR5，提频已经不只是 DRAM 芯片自己的事，而是整个系统一起升级：

• 控制器
• PHY
• 封装
• PMIC
• 主板/载板
• 散热
• BIOS/固件训练

这也是为什么高代际切换几乎总是平台级切换。

10. 如果只看“频率一步步怎么提升”，可以记这两张表

10.1 传统 DDR 主线

10.2 LPDDR 主线

注：

1. LPDDR 常见资料有时写 Mb/s，有时写 MT/s，很多场景下工程上是按每 pin 数据率来对齐理解。
2. 后续更高档位常常已经进入 LPDDR5 后续修订或 LPDDR5X 语境，本文不展开。

11. 该怎么正确比较不同代际

比较 DDR/LPDDR，建议按下面顺序：

1. 先看 数据率：决定理论带宽上限
2. 再看 通道组织：x64、双 x16、双子通道、rank 数
3. 再看 时序的纳秒值：不要只看 CL 数字
4. 再看 bank/bank group：决定调度潜力
5. 再看 刷新代价：高密度器件 tRFC 会越来越明显
6. 最后看 系统实现：控制器、PHY、训练、板级 SI/PI

如果只拿一条 CL 去横向比较不同代际，结论通常都会偏。

12. 最后的总结

把这二十多年 DRAM 演进压成一句话，就是：

从 DDR2 到 LPDDR5，内存不是靠“把核心阵列无脑超频”变快的，而是靠 prefetch、并行度、信号工程、训练机制、低电压和系统级协同，一步步把 I/O 带宽推上去。

如果再压成更短的 4 个关键词，就是：

• DDR2：4n prefetch + 高速化起点
• DDR3：8n prefetch + fly-by/write leveling
• DDR4：bank group + 更复杂 timing 调度
• DDR5 / LPDDR5：16n / WCK / 子通道 / 更强训练 / 更低电压 / 更高并行

也正因为这样，后代内存的收益越来越偏向：

• 带宽
• 并发
• 能效
• 系统吞吐

而不是单纯追求“把首字节延迟打到更低”。

13. 参考资料

以下资料主要用于核对 JEDEC 标准号、代际特征、速率档位和电压范围。
其中 timing 示例为基于 JEDEC 家族规则和常见官方 speed bin 的整理，不同厂商、密度、温度和料号会有差异。

1. JEDEC DDR2 标准镜像：JESD79-2F DDR2 SDRAM
   https://ptacts.uspto.gov/ptacts/public-informations/petitions/1558882/download-documents?artifactId=1FM2gRPXlKxxWmH94fzvu–NU9lgnZbVxmISZqA3rwLbXN49iPUbBJY

2. JEDEC DDR3 标准镜像：JESD79-3F DDR3 SDRAM
   https://e2echina.ti.com/cfs-file/__key/telligent-evolution-components-attachments/00-120-01-00-00-26-20-93/JESD79_2D00_3F.pdf

3. Micron DDR4 产品页
   https://www.micron.com/products/memory/dram-components/ddr4-sdram

4. Micron DDR5 产品页
   https://www.micron.com/products/memory/dram-components/ddr5-sdram

5. Micron LPDRAM 家族资料（覆盖 LPDDR / LPDDR2 / LPDDR3 / LPDDR4 / LPDDR5 的电压、频率和速率上限）
   https://www.micron.com/content/dam/micron/global/public/products/product-flyer/flyer-lpdram-mobile-embedded.pdf

6. LPDDR4 标准预览：JESD209-4
   https://store.accuristech.com/products/preview/2906163

7. LPDDR5 标准预览：JESD209-5C
   https://store.accuristech.com/pip/products/preview/2034708

8. JEDEC 发布 LPDDR5 标准的新闻稿镜像（用于核对 LPDDR5 首版时代背景）
   https://www.businesswire.com/news/home/20190206005192/en/JEDEC-Publishes-New-Low-Power-Memory-Standard-LPDDR5