DDR2 到 LPDDR5 前世今生
1. 一页看懂：这二十年内存到底怎么变快的
可以先记住一句话：
DDR/LPDDR 的速度提升，不是单靠“把时钟拉高”，而是靠 prefetch、更高并行度、更复杂训练、更低电压和更强信号完整性设计，一代一代堆上去的。
这条主线拆开看，就是：
- 一次多取更多数据
- 把更多 bank 同时跑起来
- 让命令链路和数据链路更适合高速
- 在更低电压下继续维持可靠传输
- 通过训练和校准把高速误差吃掉
2. 时间线
timeline
title DDR / LPDDR 演进时间线
2003 : DDR2
: 4n prefetch
: 1.8V
: 400~800 MT/s
2007 : DDR3
: 8n prefetch
: 1.5V
: 800~2133 MT/s
2012 : DDR4
: 8n prefetch + Bank Group
: 1.2V
: 1600~3200 MT/s
2020 : DDR5
: 16n prefetch + 子通道
: 1.1V
: 4800~6400 MT/stimeline
title LPDDR 演进时间线
2006 : LPDDR
: 低功耗起点
: 1.8V class
2009 : LPDDR2
: 1.2V class
: 1066 Mb/s 级
2012 : LPDDR3
: 1600~1866 Mb/s
: 面向更强移动 SoC
2014 : LPDDR4 / 4X
: 双 x16 通道
: 3200~4266 Mb/s
: 1.1V / 0.6V
2019 : LPDDR5
: WCK + DVFS + FSP
: 5500~6400 Mb/s
: 1.05V / 0.5V3. 先把几个概念讲透
3.1 MT/s 不是 MHz
DDR4-3200的意思通常是3200 MT/s- 真正的 CK 频率是
1600 MHz - 因为 DDR 每个时钟沿都传数据
公式：
tCK(ns) = 2000 / 数据率(MT/s)例子：
DDR2-800=>tCK = 2.5nsDDR3-1600=>tCK = 1.25nsDDR4-3200=>tCK = 0.625nsDDR5-6400=>tCK = 0.3125ns
3.2 timing 为啥数字越来越大
因为很多 timing 是按“周期数”写的，不是按 ns 写的。
例子：
DDR2-800 CL5=>5 x 2.5ns = 12.5nsDDR4-3200 CL22=>22 x 0.625ns = 13.75ns
结论：
CL数字变大，不代表延迟按倍数恶化- 真正要比的是换算后的 绝对时间
3.3 最重要的 timing 有哪些
| 参数 | 含义 |
|---|---|
tCL |
读命令到首个数据返回的延迟 |
tRCD |
行激活到列访问延迟 |
tRP |
预充电时间 |
tRAS |
行保持激活的最短时间 |
tRC |
一个完整行周期 |
tRFC |
刷新占用时间 |
tRRD |
行到行激活间隔 |
tFAW |
四激活窗口限制 |
tCCD |
列访问间隔 |
tWR |
写恢复时间 |
4. DDR 主线到底是怎么演进的
4.1 DDR2：高速化起点
核心标签
- JEDEC：
JESD79-2 - 典型电压：
1.8V - 典型速率：
400 / 533 / 667 / 800 MT/s - 核心技术：
4n prefetch
它解决了什么
DDR2 的核心不是“第一次双倍速”，而是：
- 让外部 I/O 更快
- 让内部阵列不用同步暴力升频
- 开始正式引入高速信号设计思路
关键协议点
ODTOCD calibrationBL4/BL8posted CASadditive latency
对频率提升的贡献
DDR2 把“阵列速度”和“外部接口速度”进一步解耦，给后续更高代际打了基础。
4.2 DDR3：训练时代开始
核心标签
- JEDEC：
JESD79-3 - 典型电压：
1.5V - 典型速率：
800 / 1066 / 1333 / 1600 / 1866 / 2133 MT/s - 核心技术：
8n prefetch
为什么 DDR3 比 DDR2 快很多
最关键的原因不是一个，而是三件事同时发生：
prefetch 4n -> 8n- 板级拓扑转向
fly-by - 引入
write leveling和更系统的校准
关键协议点
fly-by topologywrite levelingZQ calibrationreset- 更严格初始化流程
工程意义
从 DDR3 开始，控制器 PHY 的训练能力变成内存成败关键。
4.3 DDR4：不是继续加 prefetch，而是增加并行调度能力
核心标签
- JEDEC：
JESD79-4 - 典型电压：
1.2V - 典型速率：
1600 / 1866 / 2133 / 2400 / 2666 / 2933 / 3200 MT/s - 核心技术：
8n prefetch + Bank Group
这一代为什么重要
DDR4 最关键的变化是：
频率继续提升，但 prefetch 没继续翻倍，靠的是 bank group 和更强调度。
关键协议点
bank groupsDBICRCCA parityper-bank refreshfine granularity refresh
timing 理解方式改变
DDR4 开始，很多 timing 要区分：
same bank groupdifferent bank group
例如：
tCCD_L / tCCD_StRRD_L / tRRD_StWTR_L / tWTR_S
工程意义
DDR4 之后，性能不再只是看裸频率，还要看控制器能不能把 bank group 调度满。
4.4 DDR5：高带宽时代的系统级升级
核心标签
- JEDEC：
JESD79-5 - 典型电压：
1.1V - 典型速率：
4800 / 5600 / 6400 MT/s - 核心技术：
16n prefetch
这一代的核心变化
16n prefetch- 更多 bank / bank group
dual 32-bit subchannelsBL16 / BC8 OTFon-die ECCPMIC on DIMM
为什么 DDR5 能继续提速
原因是“协议、供电、模块组织、训练”一起升级：
- 一次预取更多
- 通道被拆成更细的子通道
- 并发度更高
- 模组供电也为高速重新设计
工程意义
DDR5 的优势更偏向：
- 带宽
- 并发
- 吞吐
- 多核平台的整体效率
而不只是单纯降低首字节延迟。
5. LPDDR 主线为什么和 DDR 不一样
LPDDR 从设计目标上就和 PC DDR 不一样。
DDR 更强调
- 插槽化
- 模组化
- 大容量
- 通用平台
LPDDR 更强调
- 低功耗
- 点到点连接
- 封装内/近芯片布线
- DVFS
- 移动 SoC 带宽需求
所以 LPDDR 的很多协议设计，从一开始就围绕：
- 更低电压
- 更短布线
- 更强动态频率切换
- 更积极的省电状态
6. LPDDR 各代演进
6.1 LPDDR / LPDDR2：移动低功耗的真正起点
LPDDR
- JEDEC：
JESD209 - 电压：
1.8V class - 目标：比传统 DDR 更省电
LPDDR2
- JEDEC：
JESD209-2 - 电压：
1.2V class - 速率：
1066 Mb/s级 - 特点：低功耗状态体系完整化
工程意义
LPDDR2 让手机 SoC 真正有了“高带宽但仍低功耗”的可用解。
6.2 LPDDR3：移动 SoC 开始明显吃带宽
核心标签
- JEDEC：
JESD209-3 - 电压：
1.2V class - 典型速率：
1600 / 1866 Mb/s
为什么需要 LPDDR3
因为移动端开始出现：
- 更强 GPU
- 更强 ISP
- 更高分辨率视频
- 多核 CPU
LPDDR2 已经不够宽了。
6.3 LPDDR4 / LPDDR4X：移动内存的第一次大跨越
核心标签
- JEDEC：
JESD209-4 - LPDDR4 电压：
1.1V class - LPDDR4X 电压：
1.1V core + 0.6V I/O class - 典型速率：
3200 / 3733 / 4266 Mb/s
关键结构变化
- 双 x16 独立通道
- 更低 I/O 电压
- 更高 pin 速率
为什么它能提速这么多
- 点到点连接，布线短
- I/O 摆幅更低
- 双通道更适合并行调度
- 训练与时序管理更成熟
工程意义
LPDDR4/4X 基本奠定了现代手机 SoC 的带宽底座。
6.4 LPDDR5：移动平台真正进入 6400 级
核心标签
- JEDEC：
JESD209-5 - 电压：
1.05V core + 0.5V I/O class - 典型速率：
5500 / 6400 Mb/s
最关键协议点
WCKFSPDVFSFlexible Bank Architecture
为什么 LPDDR5 能继续高速提升
核心原因是：
它开始把命令时钟和高速数据时钟分开处理。
可以简单理解为：
CK管命令/地址WCK更专注数据高速搬运
工程意义
LPDDR5 适配的已经不是“普通手机”，而是：
- 5G 基带系统
- 多摄像头计算摄影
- 高刷显示
- 端侧 AI
- 更强 GPU / NPU
7. 频率为什么能一步步提升
把所有代际串起来，其实就 8 个原因。
flowchart TD
A[更深 Prefetch] --> H[更高外部数据率]
B[更多 Bank/Bank Group] --> H
C[更低电压] --> H
D[更短互连/更优拓扑] --> H
E[ODT/ZQ/DBI/CRC/Parity] --> H
F[训练机制增强] --> H
G[命令时钟与数据时钟解耦] --> H展开解释如下：
prefetch越来越深，内部阵列不用跟 I/O 一起狂升频bank/bank group越来越多，控制器更容易把带宽填满- 电压下降降低功耗，但反过来要求更强训练
- 拓扑更适合高速，DDR3 的
fly-by、LPDDR 的点到点都很关键 ODT/ZQ/DBI/CRC这些机制保证高速下还能稳定- 训练越来越重，吸收制造/温度/板级偏差
- LPDDR5 的
WCK思路让数据面继续上探 - 到 DDR5/LPDDR5，已经是系统级协同提速，不只是芯片单点提速
8. 电压演进表
| 代际 | 典型电压 |
|---|---|
| DDR2 | 1.8V |
| DDR3 | 1.5V |
| DDR4 | 1.2V |
| DDR5 | 1.1V |
| LPDDR | 1.8V class |
| LPDDR2 | 1.2V class |
| LPDDR3 | 1.2V class |
| LPDDR4 | 1.1V class |
| LPDDR4X | 1.1V + 0.6V I/O |
| LPDDR5 | 1.05V + 0.5V I/O |
为什么降压这么重要
因为动态功耗近似满足：
P ~ C x V^2 x f频率不断上升，如果不降压，功耗和发热根本压不住。
9. timing 该怎么讲，听众最容易听懂
可以用这张表直接讲。
| 代际 | 代表速率 | 典型 CL | tCK | 绝对读延迟 |
|---|---|---|---|---|
| DDR2 | 800 MT/s |
CL5 |
2.5ns |
12.5ns |
| DDR3 | 1600 MT/s |
CL11 |
1.25ns |
13.75ns |
| DDR4 | 3200 MT/s |
CL22 |
0.625ns |
13.75ns |
| DDR5 | 6400 MT/s |
CL46~52 |
0.3125ns |
14.38~16.25ns |
这张表要讲出的重点
- 裸
CL一直在变大 - 绝对读延迟没有按同样倍数恶化
- 后代内存提升重点越来越偏向总带宽和并发
真正影响系统的不是只有 CL
还要一起看：
tRCDtRPtRAStRFCtFAWtCCDtWR
尤其在 DDR4/DDR5 时代，bank group 和刷新策略会强烈影响实际表现。
10. 代差对比表
| 代际 | 标准 | 预取 | 典型速率 | 典型电压 | 关键升级点 |
|---|---|---|---|---|---|
| DDR2 | JESD79-2 |
4n |
400~800 MT/s |
1.8V |
ODT、OCD、高速化起点 |
| DDR3 | JESD79-3 |
8n |
800~2133 MT/s |
1.5V |
fly-by、write leveling、ZQ |
| DDR4 | JESD79-4 |
8n |
1600~3200 MT/s |
1.2V |
bank group、DBI、CRC |
| DDR5 | JESD79-5 |
16n |
4800~6400 MT/s |
1.1V |
子通道、on-die ECC、PMIC |
| LPDDR2 | JESD209-2 |
移动低功耗架构 | 1066 Mb/s 级 |
1.2V |
低功耗状态体系成熟 |
| LPDDR3 | JESD209-3 |
移动高带宽延续 | 1600~1866 Mb/s |
1.2V |
服务更强移动 SoC |
| LPDDR4/4X | JESD209-4 |
双 x16 | 3200~4266 Mb/s |
1.1V / 0.6V |
双通道、低摆幅 I/O |
| LPDDR5 | JESD209-5 |
WCK/FSP/DVFS | 5500~6400 Mb/s |
1.05V / 0.5V |
多时钟、Flexible Bank |
注意事项
- DDR2 到 DDR5 是传统平台的高带宽演进，LPDDR2 到 LPDDR5 是移动平台的低功耗高带宽演进。
- 频率提升的根本，不是单一超频，而是 prefetch、并行度、训练和低电压协同推进。
- 越新的内存，越不应该只看 CL，而应该同时看带宽、bank 并行、刷新代价和系统控制器实现。
12. 参考资料
-
JEDEC DDR2 标准镜像：
JESD79-2F DDR2 SDRAM
https://ptacts.uspto.gov/ptacts/public-informations/petitions/1558882/download-documents?artifactId=1FM2gRPXlKxxWmH94fzvu–NU9lgnZbVxmISZqA3rwLbXN49iPUbBJY -
JEDEC DDR3 标准镜像：
JESD79-3F DDR3 SDRAM
https://e2echina.ti.com/cfs-file/__key/telligent-evolution-components-attachments/00-120-01-00-00-26-20-93/JESD79_2D00_3F.pdf -
Micron DDR4 产品页
https://www.micron.com/products/memory/dram-components/ddr4-sdram -
Micron DDR5 产品页
https://www.micron.com/products/memory/dram-components/ddr5-sdram -
Micron LPDRAM 家族资料
https://www.micron.com/content/dam/micron/global/public/products/product-flyer/flyer-lpdram-mobile-embedded.pdf -
LPDDR4 标准预览：
JESD209-4
https://store.accuristech.com/products/preview/2906163 -
LPDDR5 标准预览：
JESD209-5C
https://store.accuristech.com/pip/products/preview/2034708 -
JEDEC 发布 LPDDR5 标准新闻稿镜像
https://www.businesswire.com/news/home/20190206005192/en/JEDEC-Publishes-New-Low-Power-Memory-Standard-LPDDR5
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